Cache - 편집 역사

2025년 6월 9일 (월) 11:48에 Pinkgo님의 편집

2025-06-09T11:48:34Z

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	캐시가 필요한 핵심적인 이유는, CPU 성능의 발전 속도와 DRAM 메모리 성능의 발전 속도의 차이이다. CPU 성능은 매년 약 55% 향상되지만, DRAM 메모리 성능은 매년 약 7% 향상된다. 이는 CPU와 메모리 사이의 병목 현상을 일으키는 주요 원인이다. 예를 들어 어떤 CPU가 1사이클에 약 256 바이트를 처리할 수 있고, 메모리는 1사이클에 2바이트를 전송 가능하며, 해당 데이터가 메모리에서 CPU까지 도착하는데 10사이클 이상이 소요된다고 가정하자. 이 경우, CPU의 성능과 관계 없이 메모리로부터 적기에 데이터를 전송 받지 못해서 동작이 지연하는 현상이 발생할 것이다.		캐시가 필요한 핵심적인 이유는, CPU 성능의 발전 속도와 DRAM 메모리 성능의 발전 속도의 차이이다. CPU 성능은 매년 약 55% 향상되지만, DRAM 메모리 성능은 매년 약 7% 향상된다. 이는 CPU와 메모리 사이의 병목 현상을 일으키는 주요 원인이다. 예를 들어 어떤 CPU가 1사이클에 약 256 바이트를 처리할 수 있고, 메모리는 1사이클에 2바이트를 전송 가능하며, 해당 데이터가 메모리에서 CPU까지 도착하는데 10사이클 이상이 소요된다고 가정하자. 이 경우, CPU의 성능과 관계 없이 메모리로부터 적기에 데이터를 전송 받지 못해서 동작이 지연하는 현상이 발생할 것이다.

	이때 핵심적인 관찰사항이 하나 존재한다. 이는 "CPU가 어떤 메모리 주소를 한번 접근했다면, 곧 같은 주소를 다시 접근할 가능성이 높다"라는 것이다. 이러한 성질을 temporal locality라고 하며, 이를 바탕으로 CPU가 자주 쓰는 데이터에 대해서 빠르게 접근할 수 있도록 개발된 것이 캐시이다.		이때 핵심적인 관찰사항이 하나 존재한다. 이는 "'''CPU가 어떤 메모리 주소를 한번 접근했다면, 곧 같은 주소를 다시 접근할 가능성이 높다'''"라는 것이다. 이러한 성질을 temporal locality라고 하며, 이를 바탕으로 CPU가 자주 쓰는 데이터에 대해서 빠르게 접근할 수 있도록 개발된 것이 캐시이다.

	==Management of Cache==		==Management of Cache==
13번째 줄:		13번째 줄:
	캐시는 하드웨어에 의해서 자동으로 관리된다. 즉, 캐시는 전적으로 CPU 설계에 따라 동작할 뿐, 어셈블리어등으로 조작될 수는 없다. 또한 캐시는 메모리와 비교했을 때, 그 크기는 작지만 CPU로부터의 접근 시간은 짧다. 따라서 공간이 작기 때문에 메인 메모리 데이터 전체가 아닌 일부만 저장 가능하며, 자주 접근하는 데이터만을 저장해야 한다. 이때 메인 메모리와 캐시 사이에서 데이터를 주고 받은 단위를 block이라고 하며, CPU 설계자가 block의 크기를 결정한다.		캐시는 하드웨어에 의해서 자동으로 관리된다. 즉, 캐시는 전적으로 CPU 설계에 따라 동작할 뿐, 어셈블리어등으로 조작될 수는 없다. 또한 캐시는 메모리와 비교했을 때, 그 크기는 작지만 CPU로부터의 접근 시간은 짧다. 따라서 공간이 작기 때문에 메인 메모리 데이터 전체가 아닌 일부만 저장 가능하며, 자주 접근하는 데이터만을 저장해야 한다. 이때 메인 메모리와 캐시 사이에서 데이터를 주고 받은 단위를 block이라고 하며, CPU 설계자가 block의 크기를 결정한다.
	[[파일:Cache Miss.png\|섬네일\|210x210픽셀\|Figure 2. Cache Miss ]]		[[파일:Cache Miss.png\|섬네일\|210x210픽셀\|Figure 2. Cache Miss ]]
	Figure 1, 2는 각각 캐시 히트(hit)와 캐시 미스(miss)의 상황을 보여준다. 먼저 figure 1은 CPU가 블록 14번을 요청했는데 캐시에 이미 14번 블록이 존재하는 상황이다. 이를 캐시 ~~히트라고~~ 하며, CPU는 캐시에서 바로 데이터를 읽어올 수 있고, 메인 메모리에 접근할 필요가 없어 속도가 빠르다. 반면, figure 2는 CPU가 블록 12번을 요청했는데 캐시에 12번 블록이 없는 상황이다. 이를 캐시 ~~미스라고~~ 하며, CPU는 메모리로부터 블록 12번을 가져와야 한다. 하지만 현재의 캐시 공간은 가득 차있기 때문에 기존의 블록 하나를 내보내야(evict) 한다. 이때 캐시 공간에 대한 replacement policy가 적용되고, 해당 예제에서는 블록 9번이 제거된다. 최종적으로 블록 12번이 캐시에 저장되고, 이것이 CPU에 전달된다.		Figure 1, 2는 각각 캐시 히트(hit)와 캐시 미스(miss)의 상황을 보여준다. 먼저 figure 1은 CPU가 블록 14번을 '''요청했는데 캐시에 이미 14번 블록이 존재하는 상황이다. 이를 캐시 히트'''라고 하며, CPU는 캐시에서 바로 데이터를 읽어올 수 있고, 메인 메모리에 접근할 필요가 없어 속도가 빠르다. 반면, figure 2는 CPU가 '''블록 12번을 요청했는데 캐시에 12번 블록이 없는 상황이다. 이를 캐시 미스'''라고 하며, CPU는 메모리로부터 블록 12번을 가져와야 한다. 하지만 현재의 캐시 공간은 가득 차있기 때문에 기존의 블록 하나를 내보내야(evict) 한다. 이때 캐시 공간에 대한 replacement policy가 적용되고, 해당 예제에서는 블록 9번이 제거된다. 최종적으로 블록 12번이 캐시에 저장되고, 이것이 CPU에 전달된다.

	===Locality===		===Locality===
	Locality란 프로그램이 실행되는 동안 같은 데이터나 인접한 데이터에 반복해서 접근하는 ~~경향이다~~. 캐시는 이 특성을 이용하여 성능을 향상시킨다. 먼저 temporal locality란 어떤 데이터가 한 번 참조되었다면, 곧 다시 해당 데이터가 참조될 가능성이 높다는 ~~것이다~~. 또한 spatial locality란 어떤 데이터가 첨조되었다면, 그와 가까운 주소에 있는 데이터들도 곧 참조될 가능성이 높다는 ~~것이다~~. 캐시는 이 두 가지 지역성을 활용해, 메인 메모리 접근을 줄이고 성능을 높인다. 아래는 locality 특성을 보여주는 예시 코드이다:		'''Locality란 프로그램이 실행되는 동안 같은 데이터나 인접한 데이터에 반복해서 접근하는 경향'''이다. 캐시는 이 특성을 이용하여 성능을 향상시킨다. 먼저 '''temporal locality란 어떤 데이터가 한 번 참조되었다면, 곧 다시 해당 데이터가 참조될 가능성이 높다는 것'''이다. 또한 '''spatial locality란 어떤 데이터가 첨조되었다면, 그와 가까운 주소에 있는 데이터들도 곧 참조될 가능성이 높다는 것'''이다. 캐시는 이 두 가지 지역성을 활용해, 메인 메모리 접근을 줄이고 성능을 높인다. 아래는 locality 특성을 보여주는 예시 코드이다:
	<syntaxhighlight lang="c">		<syntaxhighlight lang="c">
	sum = 0;		sum = 0;
28번째 줄:		28번째 줄:
	==Multi-Level Cache==		==Multi-Level Cache==
	[[파일:Typical Memory Hierarchy.png\|섬네일\|Figure 3. Typical Memory Hierarchy ]]		[[파일:Typical Memory Hierarchy.png\|섬네일\|Figure 3. Typical Memory Hierarchy ]]
	CPU는 보통 3단계 캐시 구조를 사용한다. 3단계 캐시 구조는 figure 3와 같이 L1, L2, L3 캐시로 이루어져 있다. 이는 3단계 캐시 구조: CPU는 보통 <code>L1 → L2 → L3 → Main Memory</code> 순서로 데이터를 찾는 동작 원리를 가진다. L1은 가장 빠르지만 용량이 적어지며, L2, L3로 갈수록 속도가 느려지더라도 그 용량이 커지는 경향을 보인다. 만약 L1, L2, L3 캐시에 모두 캐시 미스가 발생하면, CPU는 메인 메모리(DRAM)에 접근한다.		CPU는 보통 3단계 캐시 구조를 사용한다. 3단계 캐시 구조는 figure 3와 같이 L1, L2, L3 캐시로 이루어져 있다. 이는 3단계 캐시 구조: CPU는 보통 <code>'''L1 → L2 → L3 → Main Memory'''</code> 순서로 데이터를 찾는 동작 원리를 가진다. L1은 가장 빠르지만 용량이 적어지며, L2, L3로 갈수록 속도가 느려지더라도 그 용량이 커지는 경향을 보인다. 만약 L1, L2, L3 캐시에 모두 캐시 미스가 발생하면, CPU는 메인 메모리(DRAM)에 접근한다.

	이러한 구조를 가지고 있는 것은 속도가 빠를수록 비싸고 용량이 작아지고, 용량이 클수록 속도가 느려지고 ~~싸진다는~~ 메모리 하드웨어의 근본적인 특성 때문이다. 이러한 특성에 의해 메모리 계층 구조는 이는 하위 계층으로 갈수록 단순히 성능이 열등해지는 것이 아니라, 각 계층이 서로를 상호보완하는 ~~구조를~~ 가진다. 캐시 계층 구조에서, 일반적으로 레벨 k의 빠른 메모리는 레벨 k+1의 느린 메모리의 캐시 역할을 한다. 3단계 캐시 구조에서는 L1 캐시는 L2의 캐시, L2는 L3의 캐시와 같이 해당 개념이 적용된다.<ref>이때 캐시는 넓은 의미로 사용되어, 단순히 더 빠른 계층이라는 것을 의미한다</ref>		이러한 구조를 가지고 있는 것은 '''속도가 빠를수록 비싸고 용량이 작아지고, 용량이 클수록 속도가 느려지고 싸진다'''는 메모리 하드웨어의 근본적인 특성 때문이다. 이러한 특성에 의해 메모리 계층 구조는 이는 하위 계층으로 갈수록 단순히 성능이 열등해지는 것이 아니라, 각 계층이 '''서로를 상호보완하는 구조'''를 가진다. 캐시 계층 구조에서, 일반적으로 레벨 k의 빠른 메모리는 레벨 k+1의 느린 메모리의 캐시 역할을 한다. 3단계 캐시 구조에서는 L1 캐시는 L2의 캐시, L2는 L3의 캐시와 같이 해당 개념이 적용된다.<ref>이때 캐시는 넓은 의미로 사용되어, 단순히 더 빠른 계층이라는 것을 의미한다</ref>

	Figure 3는 전형적인 메모리 계층 구조를 보여준다. L0는 CPU 내부의 레지스터를 의미하며, L1~L3는 캐시 계층이다. 또한 L4는 메인 메모리(DRAM), L5는 보조 기억 장치(SSD, 하드 디스크), L6는 클라우드 시스템과 같은 원격 저장소를 의미한다. 이때 캐시 계층 만이 가지는 주요한 특징은 어셈블리 수준의 프로그램에서도 캐시 계층을 직접 제어할 수 있다는 것이다. 레지스터와 DRAM은 프로그램이 명시적으로 조작 가능하지만, 캐시 계층을 하드웨어에 의해서 자동으로 관리되기 때문이다.		Figure 3는 전형적인 메모리 계층 구조를 보여준다. L0는 CPU 내부의 레지스터를 의미하며, L1~L3는 캐시 계층이다. 또한 L4는 메인 메모리(DRAM), L5는 보조 기억 장치(SSD, 하드 디스크), L6는 클라우드 시스템과 같은 원격 저장소를 의미한다. 이때 캐시 계층 만이 가지는 주요한 특징은 어셈블리 수준의 프로그램에서도 캐시 계층을 직접 제어할 수 있다는 것이다. 레지스터와 DRAM은 프로그램이 명시적으로 조작 가능하지만, 캐시 계층을 하드웨어에 의해서 자동으로 관리되기 때문이다.
38번째 줄:		38번째 줄:
	==Structure of cache memory==		==Structure of cache memory==
	[[파일:Cache Memory Structure.png\|섬네일\|Figure 5. Cache Memory Structure ]]		[[파일:Cache Memory Structure.png\|섬네일\|Figure 5. Cache Memory Structure ]]
	캐시 메모리는 figure 5와 같이 조직되어 있다. 캐시 메모리는 S개의 ~~set로~~ 구성되며, 각 set에는 E개의 ~~link~~(또는 block)이 존재한다. 그리고 각 line에는 다음과 같은 정보들이 저장된다:		캐시 메모리는 figure 5와 같이 조직되어 있다. '''캐시 메모리는 S개의 set'''로 구성되며, '''각 set에는 E개의 line(또는 block)'''이 존재한다. 그리고 각 line에는 다음과 같은 정보들이 저장된다:
	* valid bit (1비트): 이 line에 유효한 데이터가 있는지 여부		* '''valid bit''' (1비트): 이 line에 유효한 데이터가 있는지 여부
	* tag (t비트): 어떤 메모리 주소에서 왔는지를 구별하는 태그		* '''tag''' (t비트): 어떤 메모리 주소에서 왔는지를 구별하는 태그
	* data block (B바이트): 실제 데이터가 저장됨		* '''data block''' (B바이트): 실제 데이터가 저장됨
	따라서, 전체 캐시 크기는 데이터만 고려할 때 아래와 같다:		따라서, 전체 캐시 크기는 데이터만 고려할 때 아래와 같다:
	Cache size = B × E × S (bytes)		'''Cache size = B × E × S (bytes)'''

	==Operation of Cache Memory==		==Operation of Cache Memory==
53번째 줄:		53번째 줄:
	* block offset 부분(b비트): 특정 set가 주어졌을 때, set 내의 블록에서 어느 위치의 바이트를 참조할지를 결정한다.		* block offset 부분(b비트): 특정 set가 주어졌을 때, set 내의 블록에서 어느 위치의 바이트를 참조할지를 결정한다.
	이때, 주소가 총 m 바이트로 이루어져 있다면, 아래의 식이 성립한다.		이때, 주소가 총 m 바이트로 이루어져 있다면, 아래의 식이 성립한다.
	m = t + s + b		'''m = t + s + b'''
	또한, 정의에 따라 아래의 식들이 성립한다:		또한, 정의에 따라 아래의 식들이 성립한다:
	* M = 2<sup>m</sup>: 전체 메모리 공간 크기		* <code>M = 2<sup>m</sup></code>: 전체 메모리 공간 크기
	* B = 2<sup>b</sup>: 블록의 크기		* <code>B = 2<sup>b</sup></code>: 블록의 크기
	* S = 2<sup>s</sup>: 캐시 세트의 개수		* <code>S = 2<sup>s</sup></code>: 캐시 세트의 개수
	* m: 메모리 주소의 길이(word size)		* m: 메모리 주소의 길이(word size)
	* b, s, t: 각각 block offset, set, tag를 표현하기 위해 사용되는 비트의 수		* b, s, t: 각각 block offset, set, tag를 표현하기 위해 사용되는 비트의 수

Pinkgo: /* Cache Performance */

2025-06-07T05:44:30Z

Cache Performance

← 이전 판		2025년 6월 7일 (토) 05:44 판
88번째 줄:		88번째 줄:

	이와 같이 계층적인 캐시 구조를 사용할 때 AMAT이 크게 줄어드는 이유는, 메인 메모리에 접근할 확률이 크게 낮아졌기 때문이다. 이를 실제로 계산해보면, <code>0.5 × 0.25 × 0.1 = 0.0125 = 1.25%</code>이다.		이와 같이 계층적인 캐시 구조를 사용할 때 AMAT이 크게 줄어드는 이유는, 메인 메모리에 접근할 확률이 크게 낮아졌기 때문이다. 이를 실제로 계산해보면, <code>0.5 × 0.25 × 0.1 = 0.0125 = 1.25%</code>이다.

			==Cache-Friendly Code==
			캐시의 성능을 최대한 활용하기 위해서는 locality를 최대한 활용해야 한다. 메모리에 접근할 때 spatial locality와 temporal locality를 최대한 활용하는 코드를 캐시 친화적인 코드라고 한다. 캐시는 메모리를 블록 단위로 메인 메모리에서 가져오므로, 연속된 메모리에 접근하도록 코드를 작성해야 한다. 먼저 아래와 같은 코드를 관찰하자:
			<syntaxhighlight lang="c">
			for (i = 0; i < M; i++)
			for (j = 0; j < N; j++)
			sum += a[i][j];
			</syntaxhighlight>
			해당 코드는 a[i][j]라는 2차원 배열에서 행을 먼저, 열을 나중에 접근하도록 설계되어 있다. 이때 C언어는 row-major order로 2차원 배열을 저장하므로, a[0][0], a[0][1], a[0][2], ... 이런 식으로 메모리에 저장한다. 따라서 해당 코드는 연속된 메모리 공간을 순차적으로 접근하므로 캐시 효율이 좋도록 설계되어 있다.
			<syntaxhighlight lang="c">
			for (j = 0; j < N; j++)
			for (i = 0; i < M; i++)
			sum += a[i][j];
			</syntaxhighlight>
			하지만 위의 코드는 a[i][j]에 대해 열을 먼저, 행을 나중에 접근한다. 메모리 상에는 불연속적으로 저장되어 있는 원소들을 반복적으로 접근하므로, 캐시 라인이 자주 업데이트되고 캐시 미스또한 자주 발생한다.

	==각주==		==각주==

Pinkgo: /* Three Kinds of Cache Mapping */

2025-06-07T05:33:08Z

Three Kinds of Cache Mapping

@@ 69번째 줄: / 69번째 줄: @@
 ==[[Three Kinds of Cache Mapping]]==
 자세한 내용은 [[Three Kinds of Cache Mapping]] 문서를 참조해 주십시오.
 ==각주==

Pinkgo: /* Operation of Cache Memory */

2025-06-06T12:48:51Z

Operation of Cache Memory

← 이전 판		2025년 6월 6일 (금) 12:48 판
66번째 줄:		66번째 줄:
	또한, <code>set index = 0b01011</code>이다. 이 때문에 메인 메모리의 블록은 cache의 set #11에 블록 전체가 복사되어 들어간다.<br>		또한, <code>set index = 0b01011</code>이다. 이 때문에 메인 메모리의 블록은 cache의 set #11에 블록 전체가 복사되어 들어간다.<br>
	또한, tag 부분인 0b00001도 함께 저장되며, cache가 나중에 같은 set에 접근했을 때 이 tag와 비교해 hit/miss를 판단하는데 사용된다. 추가적으로 valid bit도 1로 설정된다. 이러한 과정은 figure 9에 잘 나타나 있다.		또한, tag 부분인 0b00001도 함께 저장되며, cache가 나중에 같은 set에 접근했을 때 이 tag와 비교해 hit/miss를 판단하는데 사용된다. 추가적으로 valid bit도 1로 설정된다. 이러한 과정은 figure 9에 잘 나타나 있다.

			==[[Three Kinds of Cache Mapping]]==
			자세한 내용은 [[Three Kinds of Cache Mapping]] 문서를 참조해 주십시오.

	==각주==		==각주==

Pinkgo: /* Operation of Cache Memory */

2025-05-27T05:15:52Z

Operation of Cache Memory

← 이전 판		2025년 5월 27일 (화) 05:15 판
60번째 줄:		60번째 줄:
	* m: 메모리 주소의 길이(word size)		* m: 메모리 주소의 길이(word size)
	* b, s, t: 각각 block offset, set, tag를 표현하기 위해 사용되는 비트의 수		* b, s, t: 각각 block offset, set, tag를 표현하기 위해 사용되는 비트의 수
			[[파일:Memory address structure example.png\|섬네일\|300x300픽셀\|Figure 7. Address structure example]]
			[[파일:Main memory structure.png\|섬네일\|Figure 8. Main memory structure]]
			[[파일:Operation of Cache Memory.png\|섬네일\|Figure 9. Operation of Cache Memory]]
			예를 들어, <code>M=65536(m=16), B=64(b=6), S=32(s=5)</code>일 때 프로그램이 0xAD8에 저장된 단일 바이트에 접근한다고 가정하자. 이 경우 주소 공간은 figure 7과 같이 구성된다. 또한 메모리 주소 공간은 figure 8과 같이 구성된다. Block offset이 0x18이라는 것은 해당 주소가 메모리 블록 내에서 0x18번째 바이트를 가리킨다는 뜻이다. 블록 사이즈가 <code>B=64</code>이므로, 각각의 블록은 64의 배수에서 시작한다. 따라서 주소 0xAD8은 0xAC0~0xAFF 사이에 존재하므로, 결과적으로 해당 주소가 해당 블록에서 가리키는 부분은 <code>0xAD8 - 0xAC0 = 0x18</code>이 되며, 이는 block offset과 일치한다.<br>
			또한, <code>set index = 0b01011</code>이다. 이 때문에 메인 메모리의 블록은 cache의 set #11에 블록 전체가 복사되어 들어간다.<br>
			또한, tag 부분인 0b00001도 함께 저장되며, cache가 나중에 같은 set에 접근했을 때 이 tag와 비교해 hit/miss를 판단하는데 사용된다. 추가적으로 valid bit도 1로 설정된다. 이러한 과정은 figure 9에 잘 나타나 있다.

	==각주==		==각주==

Pinkgo: /* Operation of Cache Memory */

2025-05-27T04:14:32Z

Operation of Cache Memory

← 이전 판		2025년 5월 27일 (화) 04:14 판
46번째 줄:		46번째 줄:

	==Operation of Cache Memory==		==Operation of Cache Memory==
			[[파일:Memory address structure.png\|섬네일\|Figure 6. Memory address structure]]
	캐시의 작동 원리를 이해하기 위해서는 먼저 메모리 주소가 어떻게 구성되는지에 대해서 이해해야 한다. 어떤 주소 x는 figure 6와 같이 세 부분으로 나뉜다:		캐시의 작동 원리를 이해하기 위해서는 먼저 메모리 주소가 어떻게 구성되는지에 대해서 이해해야 한다. 어떤 주소 x는 figure 6와 같이 세 부분으로 나뉜다:
	* block offset 부분(b비트): 특정 set가 주어졌을 때, set 내의 블록에서 어느 위치의 바이트를 참조할지를 결정한다.
	* set index 부분(s비트): 주소가 주어졌을 때, 캐시 내의 어떤 set에 접근할지를 결정한다.
	* tag 부분(t비트): 어떤 메모리 주소에서 왔는지를 구별하기 위해서 사용된다.		* tag 부분(t비트): 어떤 메모리 주소에서 왔는지를 구별하기 위해서 사용된다.
	** 같은 set 내에서도 다양한 주소에 해당하는 인스턴스값이 저장될 수 있으므로, tag를 이용해서 특정 주소값의 인스턴스가 저장되었는지 확인한다.		** 같은 set 내에서도 다양한 주소에 해당하는 인스턴스값이 저장될 수 있으므로, tag를 이용해서 특정 주소값의 인스턴스가 저장되었는지 확인한다.
			* set index 부분(s비트): 주소가 주어졌을 때, 캐시 내의 어떤 set에 접근할지를 결정한다.
			* block offset 부분(b비트): 특정 set가 주어졌을 때, set 내의 블록에서 어느 위치의 바이트를 참조할지를 결정한다.
	이때, 주소가 총 m 바이트로 이루어져 있다면, 아래의 식이 성립한다.		이때, 주소가 총 m 바이트로 이루어져 있다면, 아래의 식이 성립한다.
	m = t + s + b		m = t + s + b

Pinkgo: /* Operation of Cache Memory */

2025-05-27T04:12:14Z

Operation of Cache Memory

← 이전 판		2025년 5월 27일 (화) 04:12 판
47번째 줄:		47번째 줄:
	==Operation of Cache Memory==		==Operation of Cache Memory==
	캐시의 작동 원리를 이해하기 위해서는 먼저 메모리 주소가 어떻게 구성되는지에 대해서 이해해야 한다. 어떤 주소 x는 figure 6와 같이 세 부분으로 나뉜다:		캐시의 작동 원리를 이해하기 위해서는 먼저 메모리 주소가 어떻게 구성되는지에 대해서 이해해야 한다. 어떤 주소 x는 figure 6와 같이 세 부분으로 나뉜다:
	* block offset (b비트): ~~해당 주소가 캐시~~ 내의 ~~블록 안의 몇번째 바이트인지를 나타낸다~~.		* block offset 부분(b비트): 특정 set가 주어졌을 때, set 내의 블록에서 어느 위치의 바이트를 참조할지를 결정한다.
	* set index (s비트): 해당 주소가 ~~캐시에서 사용될~~ 때 어떤 ~~set를 사용할지 지정한다~~.		* set index 부분(s비트): 주소가 주어졌을 때, 캐시 내의 어떤 set에 접근할지를 결정한다.
	* tag (t비트): ~~캐시에 저장된 데이터가 원래~~ 어떤 주소에 ~~저장되어 있었는지를 식별하는데 사용된다~~.		* tag 부분(t비트): 어떤 메모리 주소에서 왔는지를 구별하기 위해서 사용된다.
			** 같은 set 내에서도 다양한 주소에 해당하는 인스턴스값이 저장될 수 있으므로, tag를 이용해서 특정 주소값의 인스턴스가 저장되었는지 확인한다.
	이때, 주소가 총 m 바이트로 이루어져 있다면, 아래의 식이 성립한다.		이때, 주소가 총 m 바이트로 이루어져 있다면, 아래의 식이 성립한다.
	m = t + s + b		m = t + s + b
56번째 줄:		57번째 줄:
	* B = 2<sup>b</sup>: 블록의 크기		* B = 2<sup>b</sup>: 블록의 크기
	* S = 2<sup>s</sup>: 캐시 세트의 개수		* S = 2<sup>s</sup>: 캐시 세트의 개수
			* m: 메모리 주소의 길이(word size)
			* b, s, t: 각각 block offset, set, tag를 표현하기 위해 사용되는 비트의 수

	==각주==		==각주==

Pinkgo: /* Operation of Cache Memory */

2025-05-27T03:50:20Z

Operation of Cache Memory

← 이전 판		2025년 5월 27일 (화) 03:50 판
46번째 줄:		46번째 줄:

	==Operation of Cache Memory==		==Operation of Cache Memory==
	캐시의 작동 원리를 이해하기 위해서는 먼저 메모리 주소가 어떻게 구성되는지에 대해서 이해해야 한다. 어떤 주소 x는 figure 5와 같이 세 부분으로 나뉜다:		캐시의 작동 원리를 이해하기 위해서는 먼저 메모리 주소가 어떻게 구성되는지에 대해서 이해해야 한다. 어떤 주소 x는 figure 6와 같이 세 부분으로 나뉜다:
	* block offset (b비트): ~~블록의 offset 크기를 지정하는데 사용된다~~.		* block offset (b비트): 해당 주소가 캐시 내의 블록 안의 몇번째 바이트인지를 나타낸다.
	* set index (s비트): ~~어느 set에 속하는지 지정~~		* set index (s비트): 해당 주소가 캐시에서 사용될 때 어떤 set를 사용할지 지정한다.
	* tag (t비트):		* tag (t비트): 캐시에 저장된 데이터가 원래 어떤 주소에 저장되어 있었는지를 식별하는데 사용된다.
			이때, 주소가 총 m 바이트로 이루어져 있다면, 아래의 식이 성립한다.
			m = t + s + b
			또한, 정의에 따라 아래의 식들이 성립한다:
			* M = 2<sup>m</sup>: 전체 메모리 공간 크기
			* B = 2<sup>b</sup>: 블록의 크기
			* S = 2<sup>s</sup>: 캐시 세트의 개수

	==각주==		==각주==

Pinkgo: /* Operation of Cache Memory= */

2025-05-27T03:17:40Z

Operation of Cache Memory=

← 이전 판		2025년 5월 27일 (화) 03:17 판
45번째 줄:		45번째 줄:
	Cache size = B × E × S (bytes)		Cache size = B × E × S (bytes)

	==Operation of Cache Memory===		==Operation of Cache Memory==
	캐시의 작동 원리를 이해하기 위해서는 먼저 메모리 주소가 어떻게 구성되는지에 대해서 이해해야 한다.		캐시의 작동 원리를 이해하기 위해서는 먼저 메모리 주소가 어떻게 구성되는지에 대해서 이해해야 한다. 어떤 주소 x는 figure 5와 같이 세 부분으로 나뉜다:
			* block offset (b비트): 블록의 offset 크기를 지정하는데 사용된다.
			* set index (s비트): 어느 set에 속하는지 지정
			* tag (t비트):

	==각주==		==각주==

Pinkgo: /* Structure of cache memory */

2025-05-27T02:22:27Z

Structure of cache memory

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38번째 줄:		38번째 줄:
	==Structure of cache memory==		==Structure of cache memory==
	[[파일:Cache Memory Structure.png\|섬네일\|Figure 5. Cache Memory Structure ]]		[[파일:Cache Memory Structure.png\|섬네일\|Figure 5. Cache Memory Structure ]]
	캐시 메모리는 figure 5와 같이 조직되어 있다. 캐시 메모리는 S개의 set로 구성되며, 각 set에는 E개의 link(또는 block)이 존재한다. 그리고 각 line에는 다음과 가튼 정보들이 저장된다:		캐시 메모리는 figure 5와 같이 조직되어 있다. 캐시 메모리는 S개의 set로 구성되며, 각 set에는 E개의 link(또는 block)이 존재한다. 그리고 각 line에는 다음과 같은 정보들이 저장된다:
	* valid bit (1비트): 이 line에 유효한 데이터가 있는지 여부		* valid bit (1비트): 이 line에 유효한 데이터가 있는지 여부
	* tag (t비트): 어떤 메모리 주소에서 왔는지를 구별하는 태그		* tag (t비트): 어떤 메모리 주소에서 왔는지를 구별하는 태그
44번째 줄:		44번째 줄:
	따라서, 전체 캐시 크기는 데이터만 고려할 때 아래와 같다:		따라서, 전체 캐시 크기는 데이터만 고려할 때 아래와 같다:
	Cache size = B × E × S (bytes)		Cache size = B × E × S (bytes)

			==Operation of Cache Memory===
			캐시의 작동 원리를 이해하기 위해서는 먼저 메모리 주소가 어떻게 구성되는지에 대해서 이해해야 한다.

	==각주==		==각주==